TI中文支持网各位大佬，想问下164245电平转换芯片支持最大速率能到多少？我这边设计到FPGA（cyclone III+UT9Q512E）应用，用到电平转换芯片164245，速率最大只能到12M，速率再增大就会出现读取数据错误，请问是设计上有问题么，需要换掉164245用另外哪款电平转换芯片么？
user6237534：
进行重复读写操作时出的错误
Amy Luo：
您好，
您使用的164245具体型号是哪个呢
SN74ALVC164245数据速率300Mbps
SN74AVCA164245数据速率200Mbps
这两款应该都是没问题的，可以测一下信号波形，看看信号波形是怎样的，是寄生电容太大还是存在干扰影响了通信？
user6237534：
回复 Amy Luo:
你好
我在设计时使用的是SN74ALVC164245这款电平转换新品，在FPGA cyclone III+UT9Q512E的架构下进行数据读写，在时钟频率100M以下时（数据速率在12M以下），写入及读取数据正常，时钟频率较高时>150M（数据速率高于12M），数据读写就会报错，在进行分析时，进行如下分解：
1.设置时钟频率为200M（FPGA用PLL生成），且一直重复写操作（写数据按照地址码进行写入），如下图，在电平转换芯片另一侧量取波形（输出端）如下：
输出端数据波形正常，仿真结果符合
2设置时钟频率为200M（FPGA用PLL生成），且一次写入数据后重复读操作（写数据按照地址码进行写入），如下图，在电平转换芯片另一侧量取波形（输出端）如下：
上图为数据写入时电平转换芯片输出端波形，下图为数据读取时转换芯片输出端波形（重复读写操作时也是这样的波形，写阶段这个波形太差导致原因能给出解释吗，，单向写不会出现波形差的问题，为何进行方向转换时会出现波形变差）
同时抓取FPGA仿真波形，如下：
上图为写阶段波形仿真图，数据地址对位一致，FPGA送出数据正常，但经过电平转换芯片波形变差不能保证写入是否正确，需要看读取数据是否正常
下图为写结束到读阶段开始的仿真图，从图中可以看出，地址与数据相对位置差距较大，从读出的数据看，写入数据是正确的，但是在判断时总是判断上一个数据，如果进行延时判断，可以正确判断，但速率上不去，
以上为目前的实验结果，接下来应该从硬件设计上还是软件优化上进行改进，请大佬给点建议或意见，十分感谢
Amy Luo：
回复 user6237534:
您是说SN74ALVC164245的PORT A和PORT B输出信号波形质量不一样，是吗
我看上面示波器测量的第一个图和第二个图波形质量都不好，但是不清楚这三个示波器测量图是在什么情况下测得的，您可以再说明一下吗
第一个示波器图是重复写操作？
第二个示波器图是重复写操作还是重复读操作？
第三个示波器图是重复读操作？
user6237534：
回复 Amy Luo:
你好，连接方式为FPGA—-Port A——-Port B——-UT9Q512E
第一个图是在FPGA重复进行写操作下，在port B端口量测的波形，
第二张图是在FPGA进行写操作后变换为重复读操作（此外，循环进行写操作、读操作的波形也如此），抓取的port B端口写操作波形（此时port A端口波形正常，没有附图）
第三张图是在FPGA进行写操作后变换为重复读操作（此外，循环进行写操作、读操作的波形也如此），抓取的port A端口读操作波形（此时port B端口波形正常，没有附图）
此外，您所说点图1波形质量较差应该指的上升沿 下降沿的尖峰吧，这个对数据判断应该没影响，图2这个在高低电平中间出现波谷怎么能消除呐，从读操作仿真图中看到延时确实很严重，怎么能进一步减小？感谢给出建议
user6237534：
回复 Amy Luo:
你好，
有没有好的建议呐，希望给与帮助，谢谢
Amy Luo：
回复 user6237534:
第一张示波器图过冲比较大，应该是线路上或接收端电容比较大引起的，可试着串几十欧姆电阻减小过冲；
第二张图和第三张图，操作有什么不同吗
