TI中文支持网Part Number:CDCE62005
采用AUX_IN输入25MHz时钟，外部配置引脚如图均设为高电平（经测量确为高电平），芯片寄存器为默认，希望能实现芯片手册示例中的输出（156.25MHz和125MHz等输出）。
经测量芯片供电正常，输入时钟正确给入，但都无输出，且PLL_LOCK始终为低电平。求问可能是出了什么问题？
Amy Luo：
您好，
我不确定是不是与这个有关，datasheet 描述AUX IN输入需要接晶振，您可以试一下改将输入时钟接至Primany 输入或是 secondary 输入管脚，看输出有没有变化？
另外，您是否可以写一下VCO校准位， 因为如果VCO校准不启动，将不会有任何输出：
