SN74AVC8T245: 输出端接上拉电阻

OE接GND, DIR接VCC，这样A to B传输，B端IO上拉10K电阻会影响B端的电平么?会导致B端IO不能输出低电平么？

Kailyn Chen：

您好，有可能的，可以看下它的简易输出架构，当输入为low时，NMOS关闭，PMOS打开，输出为高，如果这时有上拉电阻的话，应该问题不大，不会影响Voh。

当输入为高时，PMOS关闭，NMOS打开，此时Vo应该输出为low，但是由于Vo外部上拉， 可能会导致下拉不下来。所以使用这款器件时，输出不需要再外部上下拉。