在使用CDCLVP1102的过程中,发现CDCLVP1102的DC耦合方式给PCIE设备提供时钟信号,发现DC电平 比较高,相对于芯片组发出始终信号,可以通过什么方法来调整DC偏置?是否有PCIE时钟的参考设计?
Seasat Liu:
看一下这个芯片吧
LMK00334
Four-Output PCIe/Gen1/Gen2/Gen3/Gen4 Clock Buffer and Level Translator
user3907071:
回复 Kailyn Chen:
已经 参考 “IDT_LVPECL-to-HCSL_APN_20130507”这个文章的建议,使用AC耦合+ 端接电阻[电容前端]+偏置分压 电阻 [电容后端], 解决这个问题了