带输出延时可调的低抖动时钟Buffer

您好：

       我现在有一个时钟同步的设计需求，输入时钟25Hz，要求至少4路同步的25Hz时钟输出，且所有时钟输出通道延时可调，输出抖动为ps级，我想请问下TI是否有相应的时钟芯片或配套的解决方案，谢谢。

Kailyn Chen：

看下CDCM7005，它的输出delay 可调，是输出相位先于参考时钟，还是滞后于参考时钟多少。

就是不知您对输入输出时钟电平有什么要求，CDCM7005 输出可以是5对LVPECL差分输出，也可以是10个LVCMOS输出。 输入25MHz可以是LVCMOS 输入。 不知是否满足您的要求，可以看下它的datasheet。

dejie liu：

回复 Kailyn Chen:

Hi,Kailyn:

        感谢回复，上面可能有点错误，我们需要的输入时钟是25Hz，不是25MHz。我这边考使用FPGA可以实现这种低频率的信号的延时，但FPGA对于输出Jitter的控制不太容易实现，客户要求ps级的输出抖动。请问TI是否有适用于这种频率的Jitter cleaner的解决方案？

Seasat Liu：

回复 dejie liu:

25HZ的目前没有方案。频率太低了。年底会有能支持到HZ的芯片，但是仅仅做Delay，有点大材小用了。