TI中文支持网我最近在调试SN65DSI83,发现一个问题是当我设置LVDS clock为70M的时候，芯片输出只有35M左右，设置为60M时，芯片输出只有30M左右，但是寄存器（0x0A）读取到的范围是对的，这是为什么呢？
Kailyn Chen：
使用外部时钟70Mhz给REFCLK还是使用DSI channel A clock提供LVDS clock？那么可看下寄存器0x0B的配置，是否将分频系数配置为2 了，导致2分频，输出为一半时钟。
xingxing Luo1：
回复 Kailyn Chen:
Hi Kailyn:
我使用的是DSI channel A clock，频率为 351Mhz， 5分频后得到70.2Mhz的LVDS clock, 0x0B寄存器我设置的值是0x05,请问这样设置有问题吗？
Kailyn Chen：
回复 xingxing Luo1:
有问题， 因为您是使用DSI Channel A clock，所以分频应该取决于是0x0B bit[7:3]， 5分频的话为00100，0X0B bit[1:0]应该为00. bit2 默认为0的话，那么应当配置成0X20. 您试下。
xingxing Luo1：
回复 Kailyn Chen:
sorry，我刚才的陈述有误，我的配置是：
{0x0A, 0x03},
{0x0B, 0x28},
稍后我将我的整个 CSR列举出来。
xingxing Luo1：
问题解决了，原因是测量错误，我们只测量差分信号的一路。
