TI中文支持网 我尝试了以下方法：
1.使用功分器将输入时钟接入CLKin1（FBCLKin）和CLKin0，使用0delay模式，feedback选择FBCLKin。结果是输出时钟可以与输入时钟稳定同步，每一次上电后输出信号与输入信号的相位差是随机的。这是不是意味着feedback模式不能使两块芯片的同步；
2.（数据手册P31-P33）两块芯片都处于SYNC_POL_INV=1状态，等待SYNC PIN高电平后输出时钟。使用同一块FPGA同时发出SYNC信号给两块芯片，结果也不理想。请问图中Distribution Path时钟是芯片PLL2的内部VCO吗？这种方法可行吗？
1.使用功分器将输入时钟接入CLKin1（FBCLKin）和CLKin0，使用0delay模式，feedback选择FBCLKin。结果是输出时钟可以与输入时钟稳定同步，每一次上电后输出信号与输入信号的相位差是随机的。这是不是意味着feedback模式不能使两块芯片的同步；
2.（数据手册P31-P33）两块芯片都处于SYNC_POL_INV=1状态，等待SYNC PIN高电平后输出时钟。使用同一块FPGA同时发出SYNC信号给两块芯片，结果也不理想。请问图中Distribution Path时钟是芯片PLL2的内部VCO吗？这种方法可行吗？
Kailyn Chen：
您好，您具体使用的哪块时钟芯片？
Xuezhi Fang：
回复 Kailyn Chen:
使用的是LMK04816B。请问该芯片的0-delay模式feedback功能中，输入信号在PLL 1中是不是不能经过R分频（或者预分频），即PLL 1 R:N=1:x，只有这样才能保证每次上电后两块芯片的输出信号相位差固定？
我尝试了输入10M，feedback参考输出5M，此时PLL 1的R:N=2:1,两块芯片的输出信号5MHz相位差为正相或者反相。
又尝试了输入10M，feedback参考输出1.25M，此时PLL1的R:N=8:1,两块芯片的输出信号6.25MHz相位差更是有好几种。
（尝试每次上电，开启SYNC，并且每次两级锁相环均指示成功）
Xuezhi Fang：
回复 Seasat Liu:
使用的是LMK04816B。请问该芯片的0-delay模式feedback功能中，输入信号在PLL 1中是不是不能经过R分频（或者预分频），即PLL 1 R:N=1:x，只有这样才能保证每次上电后两块芯片的输出信号相位差固定？
我尝试了输入10M，feedback参考输出5M，此时PLL 1的R:N=2:1,两块芯片的输出信号5MHz相位差为正相或者反相。
又尝试了输入10M，feedback参考输出1.25M，此时PLL1的R:N=8:1,两块芯片的输出信号6.25MHz相位差更是有好几种。
（尝试每次上电，开启SYNC，并且每次两级锁相环均指示成功）
