TI中文支持网现有一个需求，由于FPGA需要共线输出，因而输出为50HZ逐行YCbCr到dm368。为了适应dm368，每两帧将C_WE_FIELD拉高一次，这样可以以25帧输入吗？如果不行有什么方法 可以只让dm368接收25帧
Chris Meng：
你好，
首先确认一下，现在输入DM368的PCLK的频率是多少？是否低于硬件能支持的最高频率?
在软件上，可以通过判断field id号来决定是否需要把输入的数据存储/处理。
tian hao：
回复 Chris Meng:
PCLK 54M，低于硬件支持的最高频率。C_WE_FIELD这个管脚在时序上怎么输入，dm368端是否只需要配置isif的syncconfig 将wenUseEnable设置为TRUE吗？还需要修改什么
Chris Meng：
回复 tian hao:
你好，
下面的信息可以在DM36x VPFE GUIDE里面找到：
To enable the FIELD ID input, bit 7 of the ISIF.MODESET register should be set to INTERLACE MODE.
tian hao：
回复 Chris Meng:
这是隔行模式？我的FPGA输入是50帧逐行，我只是隔一帧取一帧数据，另一帧丢掉，变成25帧，这样貌似不行吧
