ADS127L21: fpga程序驱动并采集AD数据，DRDY信号没有拉低是什么原因

在项目中采用了FPGA连接ADS127L21进行数据采集，驱动程序中设置了MCLK为24.576MHZ，sclk为12.288Mhz，下图为时序图，将start拉高，CS拉低，SDI信号写入了CONFIG1/2/3和FILTER1寄存器，也可以读出数据，但是就没有有效的DRDY信号出现，请帮忙分析一下是什么原因。

Lydia：

您好，

已经收到了您的案例，调查需要些时间，感谢您的耐心等待。

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Alice：

您好，

     请参考芯片数据手册“7.3.6.4 Power-On Reset (POR)”检查电压情况。

     

ADS127L21 512kSPS, Programmable Filter, 24-Bit, Wideband Delta-Sigma ADC datasheet (Rev. B)