TI中文支持网Part Number:ADS1299
Sampling Rate : 250SPS
config1 : 96h
config2 : C2h
config3 : E0h
Application Mode : Daisy-Chain When 10 chips are connected in series to read 80 channel data, the register value, data length, and status bit value are all correct..The baud rate of data transmission at this time is 705600Bit/s .
If you continue to add more chips in series, errors will occur in data reading..
Data length, status bit are incorrect. How many chips can be connected in series in ADS1299? Why do data losses occur so frequently?
Amy Luo：
您好，
菊花链连接的ADC数量是有限制的，可由datasheet 中公式10进行估算，看下您使用的SCLK频率，设置的输出速率等最多可以连接的ADC是多少？
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jr yang：
设置的SCLK是9M，采样率是250sps，通道数是96，计算得到应该可以串15片，但是现在串12片就不行了。
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Amy Luo：
用示波器看下数据的建立时间和保持时间是否满足要求？
菊花链中的设备越多，遵守建立和保持时间的难度就越大。 SCLK与所有器件的星型连接，最小化DOUT长度，以及其他印刷电路板(PCB)布局技术有助于。 在DOUT和DAISY_IN之间放置延迟电路(如buffer是)是缓解此挑战的方法。 另一个选项是在DOUT和DAISY_IN之间插入一个D触发器，在反转SCLK上。 另请注意，菊花链模式需要一些软件开销来重新组合跨越字节边界的数据位。
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jr yang：
您好，我想知道您这里所述的软件开销重组具体应该如何做？并且，想知道，这个菊花链模式中片与片之间的数据传递与接收是如何做的。会不会存在前一片的一些数据还在传输的过程中未完成，但是被接收到的后一片的数据覆盖掉这种情况呢？
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Amy Luo：
jr yang said:我想知道您这里所述的软件开销重组具体应该如何做？
很抱歉我们没有参考code提供给您。
jr yang said:想知道，这个菊花链模式中片与片之间的数据传递与接收是如何做的。会不会存在前一片的一些数据还在传输的过程中未完成，但是被接收到的后一片的数据覆盖掉这种情况呢？
在菊花链模式下所有设备所有通道是同步转换数据的，但是转换code在输出时是按如上截图顺序输出的，因此在输出时在一个转换周期内需要完成所有设备所有通道的转换code输出。因此连接的设备越多需要的SCLK的频率越大，以及时读取转换数据，也就是要符合上述截图公式10，否则的话，就会发生后面的转换code就会被新一轮的转换数据覆盖掉。
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jr yang：
好的，感谢您。然后现在我正在使用18M的SCLK读取菊链串联的16片芯片，采样率为250sps，从逻辑分析仪读取的数据显示，总数据的长度和各个芯片的状态位都正常，但是输出数据偶尔会发生整片的丢失。如（通道0是我的DRDY信号，通道3是SPI_CLK，通道6是DOUT）
偶尔会出现整片数据丢失的情况，而且丢失的片位置和数量并不是固定的，并且在丢失的时候外部电源的电流出现了跳变，每丢一片对应电流会下降5mA左右，请问这可能是什么情况导致的呢？
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Amy Luo：
jr yang said:总数据的长度和各个芯片的状态位都正常，但是输出数据偶尔会发生整片的丢失。
您的意思是有1个或多个ADC转换结果都是0？
您是采用连续转换模式吗？每个采样周期都会出现这种现象吗？出现的位置和ADC数量一样吗？检查下异常ADC的 START和 CLK信号是否有异常？
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jr yang：
使用的是连续转换模式。并不是每个周期都会出现这种情况，这种情况是随机出现的，且出现次数较为频繁。出现的位置和ADC数量是不固定的。start信号置高，clk信号为2.048M的时钟，是通过并联的方式给到每块芯片上的。
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Amy Luo：
我感觉像是异常转换结果的ADC的CLK出问题了，可能CLK信号质量不太好，ADC停止转换了。
总数据的长度正常说明SPI通信没有问题，而start信号是置高的，也没有发生变化，因此问题很可能出自CLK信号，建议您持续关注其中一个ADC管脚处的CLK信号的质量，看在ADC输出数据为0s时，CLK信号质量是否有变化
