TI中文支持网Part Number:LMK04821
Kailyn Chen：
STATUS_LD2，默认的是PLL2 lock输出引脚，当PLL2 lock时，输出为高电平。其次这个引脚的功能可通过下面这个0x16E寄存器去配置，可以配置为open drain或push pull output。
sync是对边沿敏感还是极性敏感也是通过寄存器来配置的，比如电平高低敏感，则bit6=0. 高电平bit5=0，低电平的话bit5=1
reset 也一样，作为输复位引脚，也是通过寄存器来RESET_TYPE配置。
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Tony_Lin：
试验发现不可以在SPI总线CS#信号上挂示波器探头，其他信号上挂探头则无问题。本正常可以配置时钟芯片的板子，在SPI总线CS#上挂探头，发现配置时钟芯片失败（试验数遍都是）。拿掉探头重新启动板子，就正常可配置时钟芯片。接下来的排查方向要向SPI总线排查？想不通为什么探头会对CS#信号造成干扰？难道是探头上的寄生电容吗？请帮忙分析下。
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Tony_Lin：
时钟芯片slave有CS#,SCK,SDIO 三个管脚，但Master端有CS#,SCK,MISO,MOSI 四个管脚，那mater端的这四个管脚怎么连接到slave时钟芯片的三个管脚上?
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Kailyn Chen：
您好，您可以只使用三线SPI mode。SDIO也可以通过寄存器配置为输出模式。
或者您也可以disable 3 wire模式，使用传统的4 wire SPI模式，通过CLKin_SEL_MODE来选择哪路输出作为回读。
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Tony_Lin：
SPI有4中模式，那芯片LMK04821 是采用那种模式？从手册看应该是mode3 （CPOL=1，CPHA =1 ），不知我这样理解对不对
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Kailyn Chen：
Tony_Lin 说：从手册看应该是mode3 （CPOL=1，CPHA =1 ）
我在手册中没看到您说的这种模式，以及4种SPI mode呢。
www.ti.com.cn/…/lmk04821.pdf
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Tony_Lin：
看这个波形图，我有点糊涂了，应该是mode 0和mode 3模式都支持的才对的，帮忙指教下，谢谢！
这是别家的spi slave芯片手册，他们上面就标注的非常详细的表示 mode 0 和 mode 3
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Kailyn Chen：
您好，抱歉我不清楚您说的mode 0和mode3具体指的是什么。
但是对于LMK04821的SPI时序来说，从CS由高到低转换开始，SPI slave被选通，然后经过tCS时间为SCLK的建立时间。
我的建议参考每块芯片的数据手册，包括时序，电气性能等。 按照数据手册中给出的时序或电气参数去使用，才能保证它的最佳性能。
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Tony_Lin：
不好意思，我想表达的是 SPI总线传输的4种模式，从咱们芯片时序图上来看，图片CS#开始红框内符合模式MODE 0 (CPOL=0,CPHA=0)，但从CS#结尾红框内来分析 SPI传输模式又是mode 3（CPOL=1,CPHA=1），所以我没有弄明白咱们的这个时钟芯片的Spi传输模式。
个人认为，手册内的时序图表达的不严谨，存在歧义。不能明确的表达出SPI总线传输的极性和相位逻辑。
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Kailyn Chen：
明白您的意思了，那我们的这款LMK04821 首先是不能配置SPI 这四种模式的。
其次这个时序确实开始，是SCLK的相位和极性都是0，即mode0，最后又是mode 3，我理解的是这个时序目的只是想告诉mode0和mode3的条件下tCS和tCH的时间要求。或者说这两种mode0和mode3都是支持的。我个人是这么理解这个时序的。
