TI中文支持网Part Number:ADS5294
我们使用ADS5294 8通道ADC，每通道是2 LVDS输出14bit，采样时钟是75Mhz，发现有数据异常，降为37.5Mhz问题依然相同。在test pattern mode时能复制到数据异常，具体描述如下。
会出现某个byte的后两位丢失，入下图，在理论值是36时，最后两位“10”丢失，后面的数据补上来，造成收到的是35（理论应该是36），同时后面的数据由于前移两位的关系，读出来是异常的。过一段时间以后（时间长度不固定），例如本例到理论值是38时，在最后面补两位“00”。后面的数据又能对齐了，即到39时又正确了。
在出现异常时是8通道同时出现，同时恢复。
在test pattern mode输出固定值FFFF时，也会出现同样的问题。即数据前移两位，若干个时钟后，最后补两位00，后面数据恢复异常。
将14位输出改为16位输出，问题依然存在。
是否有办法解决这个问题？
jf niu：
补充一下，将14bit输出改为16位输出（修改ADDR 46[11:8]），没有这个问题，改为12位输出会出现问题。
,
Amy Luo：
您好，
上面给出的实际值是控制器检测到的还是通过示波器实际测量 ADS5294输出端的波形得到的？建议您用示波器或逻辑分析仪实测一下ADS5294的输出看是怎样的？
,
jf niu：
实际值是通过FPGA读到的。您可能感觉FPGA读到的不可靠。但是在ADC是FFFF输出时，得到的最后两位00肯定是实际值。
,
Amy Luo：
好的，我具体看下12bit、14bit、16bit输出有什么需要注意的地方
,
Amy Luo：
从14bit改为12bit，您仅修改的 寄存器0x46[11:8]的这几位吗？
,
Amy Luo：
在test pattern模式下只能输出14bits，应该不能设置输出12bit、或16bit，您在输出全1时，是怎样设置的？
,
jf niu：
1、从14bit改为12bit，仅修改的寄存器0x46[11:8]。
2、16bit和12bit模式下输出的是递增值，不是固定值。确实在16bit模式下输出固定值的话，有两位是自动补偿的。
,
Amy Luo：
我已将您的信息反馈给美国的工程师，他明天会给答复，请耐心等一下
,
Amy Luo：
感谢您的耐心等待！
得到的回复：
他说他使用EVM板在test pattern模式下没有看到会出现不正确数据的问题。
他说这看起来像是一个时间问题。如果在FPGA侧或设备侧存在任何路由不匹配，在高速下则可能会发生此问题。
您是否可以提供以下信息：
1.您使用的工作频率是多少？ -如果是时间冲突，我们可以以较低速度运行设备来确认，并查看是否出现问题。
您是否可以在不同的低速下检查这个现象，比如将速度降低为之前速度的一半。
2.您是使用TI EVM + TSW1400解决方案还是使用自己的电路板？
I brought up the EVM and so far I am not seeing the issue of incorrect data in test pattern mode.
To me, it looks like a timing issue. It could happen at high speeds if there is any routing mismatch. It could be at the FPGA side or the device side.
Can you please provide the following information:
1. At what frequency are the customer operating? – If it is timing violation, we can confirm it by running the device at lower speed and see if the issue occurs.
Can you ask the customer to check the same at various lower speeds. My be at half the speed.
2. Are they using TI EVM + TSW1400 solution or they have their own board?
,
jf niu：
1、时钟输入是75MHz，也试过40MHz，均有问题。实际测试时钟抖动是12PPM。将75M进行内部PLL减半也有问题。
2、使用的是我们自己的电路板，没有验证TI EVM + TSW1400
,
Amy Luo：
已反馈您的信息，还没收到回复，收到回复后我会第一时间回复给您
,
Amy Luo：
不知道您的问题解决了没有，今天刚收到回复，非常感谢您的耐心！
I have tested ADS5294 EVM yesterday in various test modes and I am not seeing any issues in test pattern mode even at higher sampling speed of 80 Msps.
The test patterns in my case were consistent.
Next thing that I would suggest the customer to look at is to provide custom test pattern on constant dc value say 36 and read it to see if there is any issue coming. Then check at dc value 37 and see if the issue comes up.
Since it is happening on all the channels, most likely the issue is with FCLK or DCLK alignment. If it is indeed the case, then the same signature should come with constant pattern as well. It would give us a clue about the timing violations are happening on the FPGA side or not.
