TI中文支持网Part Number:ADS1299Other Parts Discussed in Thread:TPD4E1B06
我采用伪差分输入，只使用输入通道的P引脚。请问我的原理图设计有什么问题吗？在上方的防静电模块设计正确吗？
Sheet1.pdf
Ze A：
我将4通道的N极全部连接到REF引脚，REF引出，通过点击连接左耳垂
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Amy Luo：
1、不使用的模拟输入管脚直接接AVDD，没有错；
2、关于伪差分输入，一般建议将INxN引脚接在中间电源电压，在±2.5V供电时，供电电源的中间电压是0V，这样可以为伪差分信号配置全差动输入。另外注意输入差分电压满足–VREF / gain至 VREF / gain范围，且输入共模电压满足datasheet 9.3.1.3.1 Input Common-Mode Range这章节中的要求。
3、关于SRB1网络，在电阻1.2K两端同时接SRB1，那么这个1.2K电阻相当于没有接入电路中；
SRB2网络，同样的问题；
4、CLKSEL接高电平的话，是使用内部时钟源，那么CLKpin就不需要外接外部时钟源：
5、BIASREF不使用的话，是接AVSS，而不是AGND
6、BIASOUT、BIASIN、BIASINV这三个管脚的连接，您应该是参考的datasheet Figure33，请确认这3个管脚的连接：
7、关于TPD4E1B06 的连接请参考其datasheet典型应用连接方式，即将信号线连接至其一个IO就可以了。
关于您这部分的连接，有些信号线，比如REF有多次连接到多个TPD4E1B06 IO的情况，这是没必要的，连接一次就可以了；
请注意，TPD4E1B06 应放置在connector附近；
其他电源电路等部分，请咨询电源工程师等相关工程师
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Ze A：
您好！
1.关于SRB1那，右边的网络标签是_SRB1,_SRB1连接芯片的SRB1引脚，SRB2同理，我没有使用SRB引脚，但还是对其进行了防静电处理。
2.我打算将4通道的N极全部连接到REF引脚上，然后REF连接左耳垂，请问我这设计OK吗？
3.以下是我修改后的原理图4657.Sheet1.pdf，麻烦您再看看。
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Ze A：
您好，请问能看到我的回复吗？
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Ze A：
您好，我采用外部晶振，是不就应该吧CLK_SEL引脚连到AVSS上
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Amy Luo：
可以看到您的回复；
采用外部晶振是将CLK_SEL引脚连到DGND上；
修改后的原理图明天我会再具体看下
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Ze A：
您好，请问原理图是否存在问题?
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Amy Luo：
请在注意上面第4点 CLKSEL的接法和第5点不使用BIASREF的接法；
Ze A 说：2.我打算将4通道的N极全部连接到REF引脚上，然后REF连接左耳垂，请问我这设计OK吗？
抱歉，我 没有这里的医学知识，也不明白其测量原理，因此不能给您参考意见；对于输入信号，我只能告诉您需要保证其输入差分信号幅值和输入共模信号幅值需满足ADC的输入范围；
其他地方没看出问题；
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Ze A：
好的，万分感谢！
