TI中文支持网3.75G以上不会有这个延时，以下低频是会有，改变频率校准方式也没有变化。
如下四种方式都试过了，并没有作用。
No assist
Partial assist
Close Frequency Assist
Full Assist
Kailyn Chen：
您好，有波形吗？
不太完全理解您的意思，也就是说输出频率低于3.75Ghz的时候，输出没有延时。
频率大于3.75Ghz的时候，需要等待20us的延时，才有输出是吗？ 那么延时之后，输出是没问题的吧，芯片能正常工作吗？
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user6606514：
是的，在对R0寄存器更新之后出现的这样的现象。 之后频率输出没问题，芯片工作正常。
这是一个50mhz变100mhz用示波器捕捉到的波形：
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Kailyn Chen：
您好，是否按照这个初始化过程步骤进行的？
1. Apply power to device.
2. Program RESET = 1 to reset registers.
3. Program RESET = 0 to remove reset.
4. Program registers as shown in the register map in REVERSE order from highest to lowest.
5. Wait 10 ms.
6. Program register R0 one additional time with FCAL_EN = 1 to ensure that the VCO calibration runs from a stable state.
其中第六步，当 FCAL_EN = 1 时，再对R0编程一次，保证VCO校验达到稳定状态。
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user6606514：
是这样操作的哦。
初始化时依次通过SPI发送指令
R0 = 0x00241C|2
R0 = 0x00241C
R112 -R0这里R0的FCAL_EN设置为1或零都试过了，不配置也试过。
delay 10ms
R0还是有20us的延时
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user6606514：
经过对R1[2:0]CAL_CLK_DIV 修改，发现可以增加这个无频率时间，设置为3会变为100多us,按其描述它像是频率锁定时间，而不是频率校准时间，频率校准时应该是有频率的。
但是这个时间是应该存在的吗？还有没有方法能减少或者关闭这个时间呢？我暂时还没有找到答案。
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Kailyn Chen：
根据State Machine Clock 部分介绍的公式,可以发现,fSM 越大（CAL_CLK_DIV 越小）,VCO校准时间越短． 把这个值CAL_CLK_DIV 改为divide by 2试试呢? 对比下波形.
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user6606514：
change to 40us
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user6606514：
图中，c2电容值可改变lock time
cal clock 可改变校准时间，从软件和硬件上讲，这个cal clock是哪里来的呀？
