Part Number:DS90UB928Q-Q1Other Parts Discussed in Thread:DS90UB927Q-Q1,
基本框架是:CPU+927+928+TFT显示屏(800*480)
928的 PDB引脚上电先低后高的一个时序
现在二者之间的I2C通讯已经OK,但是还无法传输图像;示波器检测TXCLKOUT- & TXCLKOUT+ 一直显示1V左右的电平,无时钟变化。
如下图:为 ds90ub927q-q1寄存器的值
如下图:为 ds90ub928q-q1寄存器的值
按照internal pattern generation的default timing配置测试如下:
1)0X65寄存器配置为0X03,
2)0X39 配置为0X02,
3)0X64 配置为0X11.
1)0X65寄存器配置为0X03,
2)0X39 配置为0X02,
3)0X64 配置为0X11.
液晶屏依然无任何显示
寄存器配置如下
现在问题:
怎么判断928信号是否正常,928需要哪些配置呢
除了寄存器需要配置以外,还有什么引脚时序要求?
Kailyn Chen:
您好,建议按照datasheet先做个BIST自检测试,看下Pass和lock引脚是否都正常。
如果BIST测试通过,说明927和928之间的link是没问题的。
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Lei Zhong:
框架还漏了CPU+927+928+ML86177(罗姆芯片)+ TFT显示屏 现在测试结果是lock信号一直是高电平 ;目前在做BIST检测时,因为芯片上BISTC悬空状态,BISTEN被拉低了。不太好设置,故设置BIST寄存器来检测 现在设置的是将0x24 设置成0x01:BIST Pin Configuration Config 0: BIST enabled from register ;BIST Control 1: Enabled,但是实际结果为Pass一直检测到低电平,而且配置之后IIC通讯异常,想请问下是否是寄存器配置的还有问题,或者还要配置其他寄存器 下图为928芯片配置图
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Lei Zhong:
今天调试的收发现将OSS_SEL引脚外部上拉后,通讯正常,能正常显示图片,但是我在配置寄存器的时候将0x02 配成0x90后,OSS_SEL并未被拉高,请问是什么问题
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Kailyn Chen:
抱歉回复晚了。
0x02配置成0x90,即bit4=1. bit4的含义是输出sleep状态的选择控制。 当为0的时候,disable output sleep,当配置为1的时候,output sleep enable。
所以这位应该配置为0,也即默认配置,三态输出,如果配置为1,说明enable sleep。 因此没有输出,并且OSS_SEL引脚也不会拉高。