TI中文支持网Part Number:DS90UB928Q-Q1
问题现象：
当SOC(927 LVDS输入端)设置为54Mhz时，CLK幅度为48mV左右，但是928 LVDS输出端 CLK幅度出现衰减24mV左右，与927输入信号不一致，
当我们把CLK频率降低为20Mhz时，927输入端与928输出端并不会出现衰减现象。
需求：
LVDS CLK信号传输一致，不出现衰减。
927 LVDS输入端附图：
928 LVDS输出端附图：
Kailyn Chen：
您好，第一张图是RxCLKIN 的差分信号Vid的波形还是RxCLKIN+或RxCLKIN-单端的波形?
从波形和幅值来看，不满足1.2V共模电压，以及Vid的幅值范围要求：
其次RXCLK的jitter要求对于FPD link整个link也是非常重要的，要测量下是否满足。
在满足输入要求的前提下，才能确保FPD link的正确传输。所以我建议是先确保输入时钟先满足927的输入要求。
从上面给的波形来看，输出波形不但幅值衰减同时也失真了。
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Shuming Zhang：
第一张图是RxCLKIN+单端的波形，我们用示波器去测量的共模电压是大于1.2V，满足要求的
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Shuming Zhang：
但是对于Jitter，我们没有仪器去测量，我们也怀疑是这里的问题
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Kailyn Chen：
Shuming Zhang 说：第一张图是RxCLKIN+单端的波形，我们用示波器去测量的共模电压是大于1.2V，满足要求的
单端波形幅值为48mV的话，那么差分信号的幅值是单端信号的2倍，即96mV，并不满足Vid在200~600mV的幅值范围呢。
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Shuming Zhang：
我们CLK设置为20MHz的时候，测到的差分信号的幅值为200mV，满足这个幅值范围
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Kailyn Chen：
Shuming Zhang 说：当我们把CLK频率降低为20Mhz时，927输入端与928输出端并不会出现衰减现象。
20Mhz的时候，幅值满足这个范围，所以和上述您提到的20Mhz的时候不会出现衰减相符，所以50Mhz的时候发生失真和衰减，可以排除是jitter的问题，应该是幅值不满足导致，您是否可以将50MHz的CLK满足幅值（而不是48mV）测试下？
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Shuming Zhang：
54MHz的CLK时，最高峰峰值只能达到170mV，该如何去调整呢
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Kailyn Chen：
您是Soc提供CLK输出给927作为输入是吗？如果Soc的最高峰峰值只能达到170mV，是不满足最低200mV的要求的，所以则无法使用它给927 提供时钟。
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Shuming Zhang：
我们是Soc提供CLK输出给927作为输入
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Shuming Zhang：
经过准确的测量后，都是满足要求的
