TI中文支持网Part Number:TLV320ADC3101
您好，我想把pll_clk时钟输出看下，配置了：
0x34 0x10（ Page 0 / Register 52，DMDIN output = CLKOUT output）
0x19 0x01 （CDIV_CLKIN = BCLK,配置成PLL_CLK没输出，想尝试bclk是否ok）
BCLK是外部输入，这样配置后，从GPIO1并没有时钟输出，请问这样配置正确吗？
另外也尝试配置了 0x35 0x06（DOUT = CLKOUT output），也没什么用。
Kailyn Chen：
您好，参考clock gen的流程图：
首先Register0x04的bit4配置PLL_CLKIN的输入源是来自MCLK还是BCLK（下面流程图配置的来自于MCLK）。其次就是配置寄存器R04~08的PLL的分频系数，按照这个流程里面的配置得到的PLL_CLK输出110Mhz的频率。
可以按照这个配置再验证下PLL_CLK 是否有输出。
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jiameng cheng：
P0:0X05(5),配置成0x11，这个pll power up不用设置吗？
另外这个50M 到110M是什么逻辑？为什么就得到110M
