TI中文支持网Part Number:TLV320ADC3101
TLV320ADC3101 fs 跟mclk频率是什么关系，
这里描述的 filter mode 是什么东西，怎样配置才是filter mode =0
when filter mode (page 0 / register 61)
equals zero; otherwise, N equals the instruction count from the ADC processing blocks (see Table 6). The
master clock is obtained from an external clock signal applied to the device.
Kailyn Chen：
您好，上述一段话的意思是filter mode就是将page 0 / register 61配置为0，此时内部MCLK满足MCLK≥ N × fS, 其中N = IADC (page 0 / register 21)这个条件。
如果不等于0的话，这时N的值等于ADC处理模块的instruction count。 参考Tabel 6：
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jiameng cheng：
明白你的意思了，不过 对datasheet 80页上的示例有个疑问：如下截图：
…
这里配置了mclk= 11.2896M，fs=44.1k，mclk/fs=256;
但是示例中配置了61（3d）为01
#PRB_P1w 30 3d 01这种情况下 fs和mclk的关系取决于 Register 21: ADC IADC，示例中并未配置Register 21，其默认值为128 即mclk = 128xfs，这跟示例的频率mclk= 11.2896M，fs=44.1k 倍数关系不符合，为什么呢？
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Kailyn Chen：
如果是filter mode，即page 0 / register 61配置为0，则MCLK≥ N × fS，N为N = IADC (page 0 / register 21)
如果不是filter mode，即page 0 / register 61不等于0，则N参考Table6的instruction count值。
所以61（3d）为01， 不是0，也就是不是filter mode，那么N参考Table6的值为188.即MCLK>=188*fs。
而MCLK=256fs，是满足要求的，没有问题。
