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DP83826 PCB 咨询

千兆PHY RGMII接口在PCB设计有要求对时钟线延时,取决于MAC/PHY内部是否带时钟延时,那么 百兆的 PHY 是不是没有时钟线延时的要求,外部时钟同步直接差分等长就好了呢?

Kailyn Chen:

您好,和您确认下,是在哪里介绍千兆应用, 要求时钟线延迟的内容的? 我在DP83826的datasheet中没有看到相关介绍,所以和您确认下。 

Cooper Zhang1:

回复 Kailyn Chen:

这个手册里是没有的,我是在千兆phy DP83867里看到的,所以就想多了解些,是不是百兆的没有时钟线延时的说法;

对于百兆PHY的应用layout, 是不是TX&RX和数据都跟REFCLK等长就好了。

Cooper Zhang1:

回复 Kailyn Chen:

您好,能否给我关于DP83826 PCB user guide? 手册里只有简单的说明

Kailyn Chen:

回复 Cooper Zhang1:

您好,我看了DP83867关于RGMII 时钟信号delay的介绍,主要是GTX_CLK 和 RX_CLK之间的skew配置。两种模式,一种是对齐模式,一种是平移shift mode,在shift mode中有可配置的寄存器对GTX_CLK 和RX_CLK的skew下进行配置。

您这里提到了DP83826的TX&RX data 和REFCLK的走线长度,我们可能最主要考虑的是差分对之间,比如TX pair,RX pair间的走线尽量要求等间距,等长(或者长度限制在5mil之内),目的减少延迟,降低共模噪音以及EMC的影响。
对于clock来说,并没有要求和data 等长,如果是外部晶振提供时钟的话,走线都是尽量短一些。

很抱歉,没有DP83826的layout user's guide。 您可以参考下这篇文章,里面介绍了以太网layout一些原则, 介绍的非常详细,希望对您有所帮助:
www.networking.pulseelectronics.com/…/Pulse_Layout Considerations v7.pdf

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