TI中文支持网
TI专业的中文技术问题咨询交流网站

DSP 28069 使用外部时钟,当把MCLK降低时,ADC采样乱码

DSP 28069 主频开始设置为66M ADC时钟为33M,采样频率为132K,PWM触发,此时ADC 采样正常,当把主时钟降低为33M时,ADC 时钟应为16.5M ,采样频率为132K,此时采样出现乱码?这个是什么原因造成的,恳请TI大神指教

Susan Yang:

能否请您详细说一下“此时采样出现乱码?”?

若是可以的话,请分享一下您的代码,谢谢

B Z:

回复 Susan Yang:

我采样的是正弦波,在主频为66M时,采样的值通过Graph观察的是一个正弦波,降低为33M时,通过Graph观察的就不是一个正弦波,是一个不规则的,采样出现乱码这个说法不严谨。谢谢

Susan Yang:

回复 B Z:

若是可以的话,请分享一下您的代码,谢谢

另外请您给出Graph观察的相关截图

B Z:

回复 Susan Yang:

您好,我想问一下28069ADC采样,adc时钟16.5M与采样频率132K,之间有什么冲突吗?就是会不会采样频率太快,导致ADc采样还未完成?代码是工程项目,分享不了,谢谢

Susan Yang:

回复 B Z:

90MHz的F28069的ADC采样频率最高为45MHz,datasheet的“Table 6-27. ADC Electrical Characteristics”有说明

对于28069,ADC转换时间为13个ADCCLK,则采样率= 1 /(13 / ADCCLK)

B Z:

回复 Susan Yang:

您好,现在我已经知道这个问题,我用PWM波触发CLA任务,PWM频率为132K,在CLA中断中加入IO翻转,当主频66M时,IO翻转频率66K,当主频降低为33M时,pWM频率132K,IO翻转频率只有33K,这个会是什么因素影响的?

Susan Yang:

回复 B Z:

抱歉,之前漏掉了您的这条回复。请问您现在这个问题如何了?

建议您最好私信一下您的代码,谢谢

赞(0)
未经允许不得转载:TI中文支持网 » DSP 28069 使用外部时钟,当把MCLK降低时,ADC采样乱码
分享到: 更多 (0)