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您好，如图是我按照datasheet的reference design的原理图，实际Va和Vd均为3.36V，FPGA输出到CLK和D0..D13高电平为3.44V。现在发现输出，不论是OPA690还是Iout端均为0。CLK频率为10kHz,看了时序也确实在CLK下降沿DATA change,上升沿稳定。请问还有什么可能会导致输出始终为0呢？
另，我试过两块DAC904E，另一块焊上后输出保持2v,但没有任何波形。
期待您的回复。
user151383853：
我觉得是否先检查一下硬件，比如焊接有没有虚焊， 供电是否正常，包括接口，时钟，参考和复位的信号，最好能量到芯片引脚端。
Kailyn Chen：
FPGA输出的时钟信号CLK的相位噪声非常大，如果有条件的话，建议外接一个时钟源，再看下输出情况。
user3787132：
查查OPA690 的DIS管脚是什么电平，会不会处于disable状态？
