标签：ADC12DJ3200

2021-04-29user6459816阅读(78)赞(0)

Other Parts Discussed in Thread:ADC12DJ3200 请问，JESD204B分配到发送端和接收端的器件时钟和SYSREF必须保持严格相位关系吗？ Amy Luo： 您好， 应该是的，看ADC12DJ3200...

2020-07-12Data Converters阅读(262)赞(0)

ADC12DJXX的Demo原理图都是使用的一级1:2的Balun器件，但是ADC12DJXX的datesheet推荐的前端器件还可以使用mini的TCM2-43+等器件。 （1）请问使用TCM2-43+的话，使用一级还是两级TCM2-43...

2019-12-17Data Converters阅读(299)赞(0)

采样率5G， 位宽12bit ，模式JMODE0，斜坡测试模式下FPGA输出数据是对的，切换为正常模式后只有四路数据是对的，其他都不对。（模拟端输入数据是1M，-3dBm）。我认为此情况下输出每一路应该都是正弦波，但是实际不对。有遇到相同问...

2019-12-05Data Converters阅读(259)赞(0)

ADC12DJ3200 GUI 安装完成后有错误提醒，改变配置后不能相应改变寄存器控制字，且控制字无法导出，求助 xu zhou1： 本人第一次发帖子，还请指教 Amy Luo： 您好， ADC12DJ3200 GUI能正确安装吗？首次出现...

2019-10-25接口/时钟阅读(192)赞(0)

您好，我在使用LMK04616给AD（adc12dj3200）提供1.9Ghz左右的时钟，使用的双锁相环模式，电平协议为HSDS，输出电平协议转换的电路图为手册上HSDS转LVDS的电路图，测试的时候发现输出的时钟信号有谐波，但是时钟芯片一...

2019-08-30user3980193阅读(240)赞(0)

Other Parts Discussed in Thread:ADC12DJ3200 我目前按JMODE 0的模式配置ADC12DJ3200，已经可以拉高SYNC了，但是我目前遇到一个困境，我接收到的信号和输入信号无关，即我没有接收到AD...

2019-07-22Data Converters阅读(279)赞(0)

我最近在看ADC12DJ3200，其datasheet中有关于sysref的计算方法，但是没有关于lane rate的说明，同系列的芯片手册上也没有说明。而lane rate又是使用JESD204B的IP核的重要参数，按照TI的教学视频中（...

2019-06-11Data Converters阅读(375)赞(0)

adc采样是12bits 3Gsps，采用jmode0模式，分8路serdes传给fpga。fpga内部时钟是150MHz，依据jmode0映射图案所以分成20路并行数据。现在adc测试输入是一cw波，fpga通过vivado抓数分析，对于...