标签：6678SRIO

2015-07-29C6000_Multicore阅读(165)赞(0)

专家您好：        最近在调试中遇到如下问题：        DSP6678与FPGA通过SRIO通信，当FPGA中只加载SRIO通信模块的程序时，可以接...

2015-07-06C6000_Multicore阅读(365)赞(0)

1：两个DSP之间使用的directIO和message方式通信：                 数据传递是没有问题，但是使用DIRECTIO方式发送DOOR...

2015-06-11C6000_Multicore阅读(168)赞(0)

如题：SPRUGW1B文档的第30页，第1.2章在讲述SRIO性能的时候提到SRIO支持1.25~5G的几种速率，但是后面的寄存器配置，有两处出现了6.25G；另外，SPRABK5A1—July 2012文档，41页也提到支持1...

2015-05-21C6000_Multicore阅读(272)赞(0)

您好，我用的是6678开发板，有以下问题 （1）如题，FPGA给DSP发数可以直接发到DDR3吗？就不用EDMA传输了 （2）DSP作为接收数据是通过中断进去接数的吗？还是配置好寄存器，一旦有传输数，就接收数据？ （3）参考NDK的hell...

2015-05-10C6000_Multicore阅读(309)赞(0)

您好 我是k7给6678发swrite包，每次发送120包（每包256B）时，fpga的ireq_ready信号就不能正常拉高，会出现延迟几十个时钟周期才拉高，中间出现卡壳，检查6678寄存器发现 Input_Retry_STP 输入端口进...

2015-05-08C6000_Multicore阅读(295)赞(0)

SRIO作为BIOS里的一个HWI，以太网作为一个task。两个都放在Core0内执行。 SRIO采用direct IO和SWRITE模式，利用DOORBELL的中断方式传输。 以太网采用NDK基于Client例程开发，用NDK&...

2015-03-27C6000_Multicore阅读(164)赞(0)

k7的srio给6678发数，发到90个大包（每包256B）时，（很规律，每次都是90个大包），fpga的ireq_ready信号就不规律，需要很多个时钟周期才拉高（正常是发送一个大包后，拉低一个时钟周期，然后拉高），所以发数变得缓慢，能请...

2015-03-18C6000_Multicore阅读(145)赞(0)

dsp端运行于core1，等待FPGA数据，1X 3.125G 目前连接建立成功 PortA OK FPGA发送数据SWIRE   DSP无响应，接收中断不进 不知道是不是和FPGA端地址设置有关，这个地址应该怎么设？ ...

2015-02-06C6000_Multicore阅读(210)赞(0)

大家好，小弟调6670的SRIO与FPGA互连，现在的现象是1x工作在3.125g时工作正常，但是配置成4x就不通了，初始化也是能过的，而且寄存器也显示port OK，dsp 4x自环也是OK的。err_stat寄存器中显示input po...