TI中文支持网CDCLVP1102的 输出如何得到满足pcie标准的100Mhz的时钟信号
在使用CDCLVP1102的过程中，发现CDCLVP1102的DC耦合方式给PCIE设备提供时钟信号，发现DC电平 比较高，相对于芯片组发出始终信号，可以通过什么方法来调整DC偏置？是否有PCIE时钟的参考设计？ Seasat Liu： 看...
标签：时钟
第2页FGPA + LVDS 远距离解决方案
咨询一下：若使用Altera cyclone IV 和 cyclone V系列的FPGA，连接 LVDS buffer ，传输速度达到600Mbps，传输距离是否可以达到10m及以上？ 另外，FPGA的管脚电压为2.5V...
LMX2594 N分频器写入失败
大家好，目前遇到的问题是N分频器寄存器写入失败。 目前其他的寄存器都能正常的读写，证明我的SPI协议是没有问题的。 但就是唯独N分频器（R34,R36）写入和读出的值不一样！ 比如现在PFD为40MHz，输出10GHz频率，那么N分频器的值...
关于高速模拟开关TS3DV642的使用问题
TI的专家你好 最近在TS3DV642模拟开关来切换两路4line 的MIPI信号，我想请问下该芯片引脚定义上怎么处理，这个片子的引脚名 SDA SCL只能当数据时钟来用吗？不能接数据 DO+ D0- &...
SubLVDS 8lan 14raw转MIPI CSI-2芯片
怎么解决呢？ Kailyn Chen： 应该是没有转成CS2这类方案，比如可以实现SubLVDS—-RGB，有一款可以实现RGB— MIPI CSI-1，比如SN65LVDS315 youcheng wang： 回复...
TUSB2046bi外部接48M时钟信号的问题
为什么TUSB204的是外部时钟既可以接6M，也可以接48M?? 有什么区别吗？是不是6M只支持低速USB(1.5Mpbs)? 48M支持中速USB(12Mpbs)？？ Kailyn Chen： 其实是一样的，6MHz晶振输入，...
74HC4046鉴相器pcout2输出波形及电平
4046电路图分别如下所示，中心频率为2M，设置锁频范围为1.8MHz-2.35MHz，R1=39K,R2=10K,C1=410PF,R3=20K,R4=310，C2=470NF,将鉴相器和低通滤波电路之间断开，直接测试鉴相器输出，如下图。...
CDCLVD1204无输出，求救。
通过外部信号发生器，发送1M的方波，VPP=2V。 有源晶振为19.2MHz 方波。 通过示波器查看，两输入端都有信号。拨动P2开关进行信号选择，四对输出端始终无信号，常高。VAC_REF有1.27V的电压。 在其中一对时钟输出端电容后并上...
LMX2430能否提供仿真模型
我们在用TI的PLL (LMX2430) 和一些其它公司的device设计时钟电路，需要LMX2430的仿真模型用于验证我们电路的功能。 请问LMX2430能否提供仿真模型？ Kailyn Chen： 硬件电路的话，可参考EVM user&...
lmk04828 PLL LOCKED 不了！！
配置图见附件，PLL1 power down ,PLL2的参考时钟为250M，鉴相频率为125M，将PLL1 LD和PLL2 LD 分别设置为 PLL2 N 和PLL2 R ，频率分别为125.8MH和125Mhz, bin huang1：...