LMK04828: 零延时规则疑惑

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Vivian Gao：

感谢您对TI产品的关注！关于你的咨询，我们正在确认你的问题，稍后回复您。

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Links：

您好，

1：这是指CLK_IN频率。

2：是的。 但仅当设置了PLL1R_SYNC_EN位时。

是的，同步路径与SYSREF引擎共享。 要生成SYSREF输出-必须先同步设备。 有关详细信息，请参阅DS的第8.3.2节。

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LMK04828好像并没有PLL1R_SYNC_EN位。

我还有一个疑惑，在非零延时模式下，我使用的输入为250M，OSCIN为100M，我的N/R并不使得的R=1，但是使用外部SYNC仍然可以做到多板同步。按照多时钟同步手册的说法，当R不等于1的时候，VCO和参考时钟的延迟会有不确定性，但是为什么我仍然可以完成多板同步。SYNC同步的原理到底是什么。

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Links：

您好，

通过将上升边缘上的输出分隔器与同步引脚对齐或切换SYNC_POL位来实现同步功能。 如果反馈频率和输入频率足够低并且与值兼容(尤其是PFD频率需要是反馈频率的系数)，则可以实现ZDM。 但是，正如"多时钟同步"应用程序注释中所附的屏幕截图所述，如果反馈频率对ZDM不起作用，也可以通过外部同步实现相位确定性。

对不起我的错误，您是对的。 ONY LMK04832具有PLL R分频器复位功能。 你可以共享你的.tcs文件吗?

您的 N/R 将减小至什么？

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多时钟同步寄存器要求R=1,才能使得vco和参考频率实现确定性延迟。但是我使用外部sync的时候，是不是对这个要求无所谓。外部sync会使得所有输出与sync信号对齐是吗。

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Links：

情况不完全是这样。 外部同步是这样的：在 SYNC 引脚的上升沿输入(或您连接用于接收 SYNC 信号的任何输入)时、输出分频器所有 CLK 和 SYSREF 输出都进行了相位对齐-它们并不与 SYNC 信号完全对齐、但它们由 SYNC 信号对齐。 N 分频器值> 1时可能会生成多个相位、但输入和输出之间的相位关系是确定性的。

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1.如果不是对齐到外部sync，也不是对齐到所参考时钟输入，它们由sync信号对齐到什么相位，如何保证每次上电相位一致呢。

2.所以外部sync方案是不是对r分频器和n分频器的设置没有要求。只需要保证sync和参考时钟输入的建立保持时间满足。

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Links：

1.上电时相位不一致 它可能会在每个下电上电时有所不同、但解决此问题的方法是使用外部 SYNC 来同步输出分频器。 此同步发生在 SYNC 引脚输入信号的上升沿(或 CLKin0、取决于您设置的同步源)。 执行此同步将产生您尝试生成的确定性相位关系。

2.多时钟同步要求 N/R 的比率为整数。 如果使用外部同步、则需要确保反馈频率与 PFD 频率兼容

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1.我想知道执行外部sync同步后，时钟会以哪个相位为参考产生确定性延时，如:外部参考时钟，还是sync信号本身。这将决定我每次上电进行sync，时钟相位是否不变。

2.确保反馈频率与PFD兼容是什么意思。我想知道使用外部同步时，还需要考虑ZDM规则吗。

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Links：

1.我早些时候说错了。 外部同步仅在触发同步事件时对所有输出进行相位校准。 除非为ZDM配置设备，否则无法保证与输入参考之间的确定性关系，这涉及将输出(内部或外部)路由回一个或两个相位探测器。 为每个PLL设置R和N除法器值,使N / R =整数将产生最大程度的确定性,因为它会将输入和输出之间的可能相位关系减少到1。

2.当我说你需要确保你的反馈频率和PFD频率之间的兼容性时,我的意思是FB_MUX的输出(可以选择作为CLK输出或SYSREF信号)需要是一个整数multipl

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如果无法保证与参考输入之间的关系，那每次外部sync产生的输出相位相对于参考时钟都会变吗。但是实际应用时我进行了多次上下电，在使用外部sync的情况下，两个板子的时钟输出相位相对参考时钟是不变的。这是为什么。

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Links：

除非器件处于 ZDM 状态、否则不能保证每个外部 SYNC 的输出相位是确定性的。 每个外部 SYNC 仅对齐输出分频器、从而使输出共享上升沿。

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那共享的上升沿和sync信号有没有关系，如果我sync信号每次相对于参考时钟是固定的，能保证输出相位每次相同吗。

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Links：

我想确认您是正确的，原则上，ZDM不需要实现参考输出确定性-前提是所有其他条件(系统频率)相同，那么以绝对偏移向参考值提供同步脉冲就足够了。 在实践中，由于多种原因，这是一个复杂的安排。

同步引脚在BiCMOS过程中作为CMOS电路实施，从而导致温度发生大幅传播延迟偏移-大约为±0.5ns。 此外,还有一种与部件间工艺相关的移位,在不同角的不同设备之间增加了额外的静态偏移,同样以±0.5ns为顺序。 同步信号通过内部重新定时触发器重新定时至时钟分配路径(在本例中为VCO)。 VCO通常以~2500MHz (0.4ns)或3000MHz (0.333ns)的速度运行。 即使在相同温度下(尤其是在不同温度下),在设备之间,对于相同参考边缘,具有相同绝对计时的同步信号也可能会在不同设备上产生不同的相位。 您可以单独补偿每个设备的过程和温度变化,但这在大量项目中可能会很复杂。

在某种程度上，可以通过使用CLKin0作为同步源来缓解计时问题。 在LMK04828上,CLKin0有一个直接的，无重定时器的路径到SYSREF分布路径(所有分频器从中导出其复位信号),该路径在CML中实现,主要通过BJT电路实现;传播延迟的变化是从过程中产生的一位数皮秒的变化,温度可能约为0.5ps/°C。 在LMK04832上,CLKin0路径在提供给SYSREF之前被重新定时到时钟分布路径;在实践中,这不会改变任何上述情况(除法器的复位实际上被重新定时到时钟分布路径,因为时钟分布路径是分法器的输入),但CLKin0路径中的额外触发器有时会导致对较慢时钟分布路径的悲伤(例如在分配模式中)。

还有PLL本身。 生成给定频率随温度变化所需的VCO调谐电压。 随着调谐电压的变化，充油泵的工作点也会发生变化，这会导致R和N端口的正时偏移几十皮秒。 这也意味着在不同温度下重新校准VCO可能会导致实际同步计时发生数十皮秒的差异。 有几个单位位皮秒偏置源(如ESD结构电容变化，键线不匹配，引线架上的芯片放置，电源电压效应),但与同步引脚CMOS路径，CLKin0路径和相位探测器计时中温度和过程中的传播延迟变化相比,这些通常与另一个术语集中在一起。

总而言之，与3GHz VCO同步提供了一个非常狭窄的计时窗口，实际上少于一个VCO周期，并且时钟分配路径计时中的温度和过程变化会施加限制。 同步引脚结合±1ns的过程和温度变化,不适合在没有大量仪式的情况下进行多设备同步。 即使是CLKin0同步路径的最佳情况，管理具有不同路径长度的多设备同步也可能具有挑战性，尤其是跨具有外部电缆连接同步事件的多板阵列。 更令人沮丧的是，我们没有在数据表中提供足够的信息来确定窗口时间，因此所有这些信息都必须独立发现，或者由独立发现的人传达。

确定性同步的窗口大小受零延迟模式(ZDM)的使用以及N和R值的选择的影响：

无ZDM或N % R !=0：窗口< 1时钟分配路径(VCO)周期(N % R == 0或R分频器复位)和ZDM：窗口为~1个参考路径循环特殊情况：(GCD (参考频率，所有输出频率)==参考频率)和ZDM： 同步完全独立于计时SYSREF除法器也可用作同步事件的第二阶段重定时器,它可能会打开有效同步事件到~1 SYSREF除法器周期的窗口(通常比一个PLL2参考周期长很多)。 SYSREF自然也是系统的GCD频率,它偶尔很容易安排为PLL1中的PFD频率,这为同步完全独立于时间的特殊情况提供了一个明显的路径。 当然,如果我们聪明, 我们会注意到,任何SYSREF不是PFD频率的应用程序都会出现X/Y问题,其中SYSREF分频器的相位必须首先与参考值确定对齐-我们通过LMK04832注意到了这一点,并且只有在那时才包含R分频器同步功能-但我们可以通过简单地将同步事件本身重新计时到参考边缘而不是任何输出边缘来更智能, 例如LMX2594和类似的合成器设备如何处理问题。

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除此之外:脉冲和电源交互作用还可以在单个器件中在恒定温度下以一位数皮秒的顺序引发多模式偏移,这会极大地影响电源循环之间相位偏移的重复性。 此效应类似于非理想齿轮系统，由于凹槽中的各个磨损程度，可能会在输入-输出对齐方面出现轻微差异-其效应本身是确定性的，但并不总是能够控制系统中每个齿轮(或分禾器)的对齐。 这在VCXO与参考和输出之间可能存在许多可能的相位关系的系统中常见；当在反馈路径中使用VCO后分频器路径时，也会出现这种情况，因为后分频器的相位和输出的相位不一定能保证对齐。 因此,即使您实现了纸上的确定性,也可能存在极微小变化的来源,包括设备内无法控制的随机元素。 并非所有应用程序都需要一位数皮秒确定论,但值得提及的是那些需要。

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