TI中文支持网Other Parts Discussed in Thread:TLV320ADC3101
TLV320ADC3101 MCLK时钟精度有啥要求？
目前使用STM8L内部参考源 16M提供给TLV320ADC3101的MCLK作为时钟，因STM8L内部为RC时钟，稳定度会比较差，是否会导致TLV320ADC3101输出I2S数据时产生噪声？TLV320ADC3101输入端未选通任何输入通道（PAGE0/REG52=0xFF，PAGE0/REG55=0xFF），输出I2S的左右通道ADC值是否都应该在0附近？我这里发现噪声很大，幅度有多少还没测试，不过从喇叭里听到的就像收音机里的那噪声类似。
PGA和ADC volume都设置为最大增益。
Page 1 / 59 Left analog PGA setting / 60 Right analog PGA setting
Page 0 / 83 Left ADC volume control / 84 Right ADC volume control
Kailyn Chen：
16MHz的clock波形可以看下吗?通常来说,MCLK的要求一般duty cycle为50%,jitter尽量小于1ns, 逻辑电平上尽量不要有glitch .
按照您的描述,可以排除下,是否是电源引入的噪声,其次就是MCLK,如果glitch很大的话,会导致相邻的信号耦合进噪声.
