TI中文支持网用altera cyclone III FPGA产生一对8M的采集差分时钟给ADS6442，并行配置，经过测试并行配置没有差错，但DCLK，FCLK输出有问题，在signaltap ii 上观察dclk,fclk是杂乱无章的时钟信号，根据逻辑分析仪上的采集深度，信号波形发生变化，但还是没有规律，没有固定变化周期，求解？？，是芯片的问题？还是并行配置的问题？？？
MichaelSheep：
您好
能否提供更详细的测试报告呢？
例如您的signaltap II的采样时钟具体多少？ 采样到的具体波形是如何的，有图吗？
