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SN74LVC1G175 为何会在时钟下降沿触发输出

Hi,大家好

我使用D触发器 SN74LVC1G175 实现正交方波脉冲信号A和B的鉴相。信号A连接CLK,信号B连接输入D,CLR#始终拉高。

工作时,用示波器同时量CLK和D引脚(即A和B)信号,确定是正交信号。用示波器测量Q引脚时,发现Q在CLK的上升沿和下降沿均变化了。

按手册的说明,Q应该只在CLK上升沿数据发生变化才对。用示波器抓取CLK的上升沿和下降沿,均无抖动。难道 SN74LVC1G175 是上下沿双触发的器件吗?

如下图所示,CH1为CLK,CH2为输出Q

henry gore:

追加描述:
上面示波器中,CLK的上升沿和下降沿的时间都比较长(约260us),是因为担心A、B信号有抖动,在输入到D触发器引脚之前,加入了滤波电路。两路信号的滤波电路完全一致,所以用示波器量取CLK和D引脚时,仍然是正交信号。本设计中没有用施密特触发器对CLK和D的输入信号进行调整。

Kailyn Chen:

SN74LVC1G175是上升沿触发,在clk的上升沿时输出和输入D 一致,D为高,输出为高,D 为低,输出为低,当CLK下降沿的时候,输出为前一级Q的输出,即Q0状态。
另外,需要注意clk的建立和保持时间 , 参考datasheet中6.7 Timing Requirements。

henry gore:

回复 Amy Luo:

谢谢两位,经试验确实是这个原因

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