TI中文支持网使用VPIF传输图像数据存入DDR2中，地址分别为0xC100 0000和 0xC110 0000，当对每块buffer处理时，先cacheinv(0xC100 0000,0×10 0000)或cacheinv(0xC110 0000,0×10 0000)，但是读出的图像仍然是交错的，只有当cacheinv(0xC100 0000,0×1000 0000)时，才不会出现交错。我的L1 L2均配置为CACHE。
后来看资料显示C6748最多支持不到256KK的 操作，就改为分8次，每次128K执行cacheinv，但是还存在图像交错的现象
Denny%20Yang99373：
建议通过MAR寄存器把那段DDR设成非CACHE模式。
Zhang Peng3：
回复 Denny%20Yang99373:
Denny Yang
建议通过MAR寄存器把那段DDR设成非CACHE模式。
Denny%20Yang99373：
回复 Zhang Peng3:
可以追踪一下API看一下，根据输入长度不同怎么配置L2IWC寄存器的
L2IWC它的设置范围是0-FFE0h，每个代表32BIT
