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我用6748配置(MT47H128M16RT)DDR2之后，在CCS memory window里每次刷新，数据有规律的变化。按照手册给的参数配置寄存器。请问mDDR_DDR2_Memory_Controller_Register_Calc_Rev5表内设置参数是否有问题，谢谢。
Shine：
请问具体怎么有规律的变化？能在代码里正确读写DDR吗？
wenrui zhai：
回复 Shine:
网DDR0xc0000000地址存连续数，在memory browser每次刷新，每4个int数据会出现如下变化：
第一次刷新：0x00,0x01,0x02,0x03
第二次刷新：0x01,0x02,0x03,0x00
第三次刷新：0x02,0x03,0x00,0x01
第四次刷新：0x03,0x00,0x01,0x02
第五次刷新：0x00,0x01,0x02,0x03
第六次刷新：0x01,0x02,0x03,0x00…..
wenrui zhai：
回复 Shine:
您好，请问SDTIMR1，SDTIMR2的Data manual Value 那一栏的值是怎么确定的？谢谢！
Tony Tang：
回复 wenrui zhai:
插一句：DQGATE的布线按照手册要求做了吗？
另外，CL没有必要设为5，速度不高设为3就够了，这样DDR访问效率会高一点儿.
