配置C6713的emif，使其接FPGA的模式是异步32位

配置C6713的emif，EMIF输入时钟是FPGA提供的100M，使其CE2接FPGA，设置模式是异步32位，配置读写的setup，strobe，hold全是最大值，为什么用Quartus II抓出来的信号显示CE选通时间只有1~2个时钟周期？

DSP这边的配置：

Quartus II抓的时序图

请问我的DSP配置哪里还可能有问题？

Shine：

试试EMIF时钟用内部clock，用示波器抓一下时序。