TI中文支持网Hi
6678的SRIO连接到K7，DSP端用的论坛提供的keystone_SRIO例程修改，DSP为主设备，FPGA为从设备，现在已经可以实现DSP到FPGA的SWRITE操作，但在进行NREAD测试时，打印出来的completion code = 1，也就是接收需要回应包的传输时超时，但在FPGA端通过Chipscope观察，FPGA收到了DSP的NREAD命令，也回送了回应包和数据。为什么DSP会超时呢？求解，谢谢了！
Allen35065：
可能是你回的包有问题，你可以现在DSP侧做SERDES loopback test确认DSP配置没有问题。
yang yang14：
你好，我们最近也遇到了这个问题，不过我们用的是V5系列的FPGA；想请问您一下，您这个问题解决了嘛？另外，看别人说，可以把DSP的Doorbell Valid置0，然后就不会出现这个问题 了，但是如果Doorbell Valid置0的话，那么是不是就意味着DSP不能发送Doorbell了呢？谢谢！
yaoqin zhang：
你好，我也遇到了类似的问题，请问你是怎么解决的？谢谢！
