TI中文支持网您好：
最近在测试C6678各模块运行时间中发现如下问题：
测量DMA在DDR3中转置搬数时间的时候，使用gel文件初始化和使用keystone程序初始化pll这两种情况下，测出的时间不一致。
查看两种环境下的主时钟和DDR3时钟，配置参数是一致的，且测量SRIO模块在DDR3中的传输时间和在DDR3中for循环写数的时间在两种环境化下是一致的，目前只有DMA转置传输时时间不一致，查看gel文件中关于DMA的设置并没有什么特别之处。
求大神给点思路，以便排查问题
thank you
Andy Yin1：
测量差距有多大，DDR的初始化也是完全一样么？
li yanlong：
回复 Andy Yin1:
你好Andy:
确实是DDR配置问题，我们这个片子只挂载了两片DDR,我把位宽设置成16bit了，所以速率只有gel环境下的差不多一半。
有些地方我还是不太明白，为什么位宽少一半，两片DDR和四片DDR只在容量上有差异，在速率上差异很小（我在4DDR的板子上测量的时间和2DDR上基本一致）。
而且在其他访问DDR的操作都没有发现两个初始化环境速率上的差异，只在DMA转置时出现。
另外还有如下疑惑：
1.如何测量DDR速率才是合理的？？？
2.如果SRIO,HYPERLINK,DMA和CPU会同时访问DDR，这种情况会不会对DDR的访问效率有较大影响，如何优化配置？？？
非常感谢！！！
