TI中文支持网1、最近调试C6678通过SRIO与FPGA通信，6678这边SRIO只有接收功能，接收地址在DDR3中，只跑主核情况（其他核bypass）发现SRIO发过来的数据总会被CACHE打乱，使用了CACHE_invL1d与cache_wbInvL1d都不行，将memory browser 中L1D cache 勾去掉 发现数据是正确的。就算更改了SRIO接收地址到共享内在也会存在这个问题！望解答！数据量有512KB！
2、我的cache配置是如下的：
L1Pcache 32k byte
L1Dcache 32k byte
L2cache 0k byte.
Shine：
请问DDR3设置cacheable了吗？SRIO收到DDR3里的数据正确吗？看一下存储地址及长度是否cache line对齐？
li wang8：
回复 Shine:
之前一直忙于调试，不好意思！问DDR3设置cacheable是如何设置呢，如何看存储地址及长度 cache line对齐呢！
SRIO传过来的数据确认正确的。
HG：
描述的有些不对应，这种数据被cache打乱
