TI中文支持网Shine：
对时钟信号的质量要求请参考数据手册Table 7-26 Main PLL Controller/SRIO/HyperLink/PCIe Clock Input Timing Requirements。
电平要求参考VIH, VIL参数。
www.ti.com/…/tms320tci6608.pdf另外，可以看一下下面的时钟设计文档。
www.ti.com/…/sprabi4.pdf
www.ti.com/…/sprabi2c.pdf
xu zhou：
回复 Shine:
收到你们提供的参考文档，非常有用，非常感谢！
1、电路设计：如下设计按照datasheet，应该是LVPECL——LVDS的AC耦合，TI驱动器输出是LVPECL，电容耦合后直接输入DSP 6608芯片。
请帮忙确认下是不是这样耦合的？
2、请帮忙看下：驱动器输出差异的情况下，在DSP 6608的输入端测试到的波形是否有问题。按LVDS判决是采用单端信号还是差分信号？
xu zhou：
回复 Shine:
能看到吗？我贴的图怎么我自己都看不到？谢谢啦！
xu zhou：
回复 Shine:
如果确认我的电路是LVPECL——LVDS的设计，这个LVDS应该如何判决呢？
LVDS不是应该用摆幅来判断吗？你们的资料和规范有什么差异？
如下图对比。
Shine：
回复 xu zhou:
LVDS时钟的设计建议到接口/时钟论坛咨询。
e2echina.ti.com/…/
xu zhou：
回复 Shine:
1、DSP这端对于时钟输入的具体要求有没有，比如摆幅我在你提供的3个文档里面没找到。
——摆幅要求多少，对差分信号、单端信号的电平，判决有什么样的具体要求。
——目前聚焦这几个信号，CORECLKP /N,DDRCLKP /N，PCIECLKP /N
2、我发的帖子图片自己都看不到，能否帮我转帖到时钟模块一起咨询。
Shine：
回复 xu zhou:
抱歉，您发的图片我这边也显示不出来。
xu zhou：
回复 Shine:
问题1能否回答下呢？
Shine：
回复 xu zhou:
请问摆幅是指jitter吗？jitter这个参数在上面datasheet里有说明。
xu zhou：
回复 Shine:
swing
