TI中文支持网你好，现在我让硬件工程师测量DDR3 PHY Calc中要求的CK_0到CK_7、CK_ECC；DQS_0到DQS_7、DQS_ECC；
问题1：这些都是差分线，一对差分线长度不同，怎么算长度？比如DQS_0差分线为DQS_0_P和DQS_0_Q，DQS_0_P和DQS_0_Q的长度不同，那DQS_0的长度怎么算？
问题2：硬件工程师说DDR3管脚只有一对CK，那CK_0到CK_7和CK_ECC的长度怎么算？还是我们工程师看错了，确实是有CK_0到CK_7和CK_ECC的线。
在线着急等待答案。
Shine：
1.P和N的平均值。
2. 这里CLk0～7是指DDRCLK时钟引脚。c6678 DDR3是64bit，有8个byte lane，每个byte lane对应DQSx/CLKx，如果哪个byte lane没有用的话，就填0。
zhiyuc：
回复 Shine:
我现在的DDR3芯片是MT41J128M16-16Megx16x8Banks，在DSP上挂了4片这样的DDR3，配置时钟为200M时，读写leveling参数不需要计算随便配置都可以，DDR3读写都正常；但是时钟配400M就不行了，也按照DDR3 PHY Calc计算了，计算如下：读写错误很多。是每个lane线长度没有对齐造成的么？
Shine：
回复 zhiyuc:
DDR的布线要严格按照手册要求。
www.ti.com/…/sprabi1c.pdf
枕水：
第二个问题，你要找硬件工程师要DDR走线的拓扑结构，这个leveling的意义是你每个DQS和CK必须有正确的配合，你要从拓扑结构上识别出DQS和CK的对应关系。
如某片DDR3与cpu之间传输DQS信号的走线是DQS_0，与之对应的必然有一条传输CK信号的走线，这条路径的长度是多少？这个CK信号可能不是每个DDR各有一条单独的走线，而是共用了同一条。
