6657开发板原理图关于DDR时钟输入前后矛盾

ni您好，最近想参考TI6657开发板，做一块板卡。

发现原理图中，DDR时钟输入，62005这个片子原理图中标的是生成50M时钟，而到了6657原理图那页，又变成了66.67M时钟，不太懂DDR到底需要多少频率时钟输入。

此外，我只打算使用DDR，其他外设都不用，是不是只需要DDRCLK和CORECLK两个时钟？麻烦推荐一个时钟芯片，cdcm61002？好像不能同时产生100M和66.67M。

Nancy Wang：

1、cdcm61002的问题请去以下论坛咨询。https://e2echina.ti.com/question_answer/analog/interface_and_clocks/

2、DDRCLK是DDR3的参考时钟。

具体DDRCLK使用的是多少可以查看GEL文件中的值。

coreclk：

请仔细阅读手册的6.6章节和6.7章节。

Nancy Wang：

关于原理图中标的值不一致的问题我会帮您问一下。

yu zhiqiang：

回复 Nancy Wang:

麻烦您了

Nancy Wang：

回复 yu zhiqiang:

应该是66.67MHZ,可能是标错了，tms3206678的开发板上就是标的66.67MHZ.
从以下链接的figure 6也能看出来。
www.ti.com/…/sprabi2d.pdf

skysteed：

回复 Nancy Wang:

你好 这个问题我也发现了

但是在6657的STK_C6657.7z开发包里 对DDR的初始化是这样的 所以6657评估板上DDR输入时钟是50M 我在6657评估板上也量过 是50M

if((C6670_EVM == DSP_Board_Type)

||(DUAL_NYQUIST_EVM == DSP_Board_Type)

||(TCI6614_EVM == DSP_Board_Type)

||(C6678_EVM == DSP_Board_Type))

{

   //DDR init 66.66667*20/1= 1333

   KeyStone_DDR_init (66.66667, 20, 1, NULL);

}

else

{

//EVM6657 with 50MHz input for DDR

KeyStone_DDR_init (50, 26, 1, NULL);

}

还有另外一个问题

KeyStone_DDR_init (66.66667, 20, 1, NULL);

表示DDR_Speed_MHz时钟是66.66667*20  =1333M

         DDR_Clock_MHz时钟是66.66667*20/2=666.6M

在GEL文件里 PLL2_M是39 PLL2_D是2 输入时钟50M DDR3的时钟怎么算出来的？

// +——————–+—————+——–+——–+

// | DDR3 PLL VCO       | (CLKIN) Input |        |        |

// | Rate (MHz)         | Clock (MHz)   | PLL2_M | PLL2_D |

// +——————–+—————+——–+——–+

// | 1600 | 50 (EVM) | 31 | 1  |

// | 1333               | 50 | 39     | 2      |

// | 1066               | 50         | 31     | 2      |

// +——————–+—————+——–+——–+

#define PLL1_M 19

#define PLL1_D 0

#define PLL2_M 39

#define PLL2_D 2

evmc6657l.gel