在AM437X评估板（am437x_starterkit_evm_3k0009.dsn）上的两颗DDR3的时钟线上是否需要进行并联端接？

在AM437X评估板（am437x_starterkit_evm_3k0009.dsn）上的两颗16bit DDR3的地址线上不进行VTT端接，那它的时钟线上是否有必要像手册中描述的一样通过VDDS_DDR进行端接（评估板3k0009的地址线上没进行VTT端接，时钟线上也没有采用VDDS_DDR进行端接）？如果时钟线上通过VDDS_DDR端接，这样做时钟信号线上的反射应该会少一点吧？

Shine：

数据手册上Figure 5-50. 16-Bit DDR3 Interface Using One 16-Bit DDR3 Device Without VTT Termination时钟线没有通过VDDS_DDR进行端接。

yongqing wang：

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参考评估板的设计