TI中文支持网Part Number:TLV320ADC5140Other Parts Discussed in Thread: TMS320C6748
TI技术你好，我在使用TMS320C6748与两片TLV320ADC5140 TDM通信采集数据，本来我打算使用MCASP主时钟使用24.576M晶振输入，分频输出BCLK,FS给两个AD芯片，经计算分频系数不是整数，无奈不选择此方案。
以下有几点疑问：
1、现在我想使用其中一个AD芯片作为主机，内部自动PLL输出各采样率下的BCLK， FS时钟，给DSP 的MCASP和另一片AD芯片提供时钟输入使用，另一片AD配置为从机，方案是否可行？
2、ADC5140作为主机输出BCLK FS时钟的时候，是不是必须要用外部有源晶振信号作为芯片的主时钟MCLK？
3、使用24.576M有源晶振输出是不是可以直接接在多功能引脚GPIO1脚上，然后程序上配置？
Alice：
您好，
您考虑过，如果DSP 和另一片ADC芯片都作为从机，它们之间如何通讯。
Configuring and Operating TLV320ADCx140 as Audio Bus Master
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user6370611：
我是这样想的，DSP上电初始化IIC，通过IIC总线分别配置两个ADC芯片的寄存器，然后一个ADC配置为主机模式输出BCLK,FS时钟，另一个配置为从机，BCLK,FS线，DSP,ADC1 ADC2，硬件上三者并联，两个ADC的OUT引脚都接MCASP口的AXR0，通过TDM模式采集2个ADC8个通道数据，更该采样率的时候只需要通过DSP进行IIC通信调节主机ADC寄存器就可以了。
这样设计可以吗？如果不行，还有其他更好的方案吗
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user6370611：
还有一点我补充一下，我看手册写MST_CFG0 寄存器有描述，可以配置ASI音频接口为主从机。
ASI 主从配置寄存器设置。0d = 设备处于从机模式（BCLK 和 FSYNC 均为设备输入）1d = 设备处于主机模式（BCLK 和 FSYNC 均由设备生成）
我理解的是这个寄存器只是改变配置ADC1的ASI音频接口为主机模式用于生成 BCLK/FSYNC，但是他的I²C 配置接口还是处于从机模式的，我理解的这样对吗？
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Alice：
您好，
是的。
您参考一下链接中的文档。
Alice 说： Configuring and Operating TLV320ADCx140 as Audio Bus Master
多个 TLV320ADCx140/PCMx140-Q1、TLV320ADCx120 和 PCMx120-Q1 器件共享 TDM 和 I2C 总线 (Rev. C)
