TI中文支持网Part Number:ADS1256
我在使用FPGA控制ADS1256时，按照datasheet里的方式依次发送WREG、SYNC、WAKEUP、RDATA指令后得到了下图的波形，在波形中看到在FPGA输出信号的时候ADS1256也有数据返回，然后在过了一段时间后又有数据返回，这里边有几个问题：
1.在发送控制信号的时候ADS1256返回的数据有意义吗，这部分数据需不需要存下来；
2.在发送数据后的设定是等待T6后再读数据，但是在实际调试时ADS1256的输出信号似乎并非是严格在T6之后才会变化，所以我有点不理解我究竟该如何判断什么时候才能读回有效数据，而且从计数器来看从t6计数完成后到下一次drdy拉高经过了不止24个时钟周期，那这段时间里的输出都是有效数据吗，还是只取前24个数据就行了；
3.我的指令是检测到drdy下降沿的时候输出时钟使能和指令，这种控制方式是正确的吗。
Alice：
您好， 1 不需要
2 延迟时间至少50τCLKIN （ master clock period = 1/fCLKIN. 数据手册第6页）
3 可以的 请参考示例代码ADS1256-C-EXAMPLE-CODE 支持软件 | 德州仪器 TI.com.cn
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感谢回答，对于第二点回答的至少五十个时钟周期我在手册里看到了，可以理解成50τCLKIN之前数据线上的数据变化都是没有意义的吗？
那是不是代表我从第50个周期开始读24bit数据就可以得到这次转换的正确数据了
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Alice：
您好，
DOUT的数据输出是通过SCLK控制的，T6定义的是SCLK 输出下一个上升沿需等待最短时间。
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那我要如何判断DOUT上何时为有效数据
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Alice：
您好，
Alice 说： DOUT的数据输出是通过SCLK控制的
也就是说，发送命令字后等待至少T6时间后，SCLK上升沿读取到的数据。
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我在重新查阅资料后理解了您的意思，好像是在指令发出后SCLK要维持为低电平至少T6时间后再给出同步时钟，此时ADS1256就会直接输出有效数据，我在更改了时钟低电平的保持时间后发现应该是这样的，感谢您的回答
