TI中文支持网Part Number:DS90UB933-Q1
DS90UB933模组上电过程中I2C总线出现异常拉低，系统框图如下：
当整个模组上电时，电源建立完成后13ms左右，ISP开始读取EEPROM数据，但是当数据读到96 01 02 a0时（此时时间约为13.9ms左右）a0的bit[5]会被拉低，导致变成96 01 02 80。波形如下图：
这个问题并不是每次都能复现，是在模组启停车测试过程中概率性出现的，概率大约千分之二左右。
问题如下：
1、DS90UB933在上电过程中I2C接口是否会在Master到slave之间切换？如有切换，具体流程是怎么样的？
2、DS90UB933是否会干扰系统启动时ISP对EEPROM的读操作？
Kailyn Chen：
user5155135 说：DS90UB933在上电过程中I2C接口是否会在Master到slave之间切换？如有切换，具体流程是怎么样的？
我理解的不会。
user5155135 说：DS90UB933是否会干扰系统启动时ISP对EEPROM的读操作？
系统启动，指的是933上电吗？我看您是等933上电后13ms开始对EEPROM进行操作的，这时候933上电时序已经完成，我理解的也是不会对ISP读EEPROM的操作。
您的这个架构，相当于ISP是主机，933和EEPROM是从机，总线上挂了两个从机，所以不会相互影响。
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user5155135：
系统上电是指整个模组上电，1.8V拉高后13ms开始读取EEPROM，但是933的PDB 0%~90%需要14~16ms左右，应该没有完全启动完成吧？
按照我的理解，我的整个模组架构里面，ISP和933应该都是主机，只有EEPROM是从机，而且一般也是933来写入EEPROM。
另外我看933的上电时序里如果不能保证PDB的时序需要额外通过I2C主机写入几个寄存器，所以933应该是存在主机和从机切换的情况的。
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Kailyn Chen：
user5155135 说：但是933的PDB 0%~90%需要14~16ms左右，应该没有完全启动完成吧？
PDB拉高这里的t3最小值可以为0ms，也就是说可以和VDD_n一起拉高即可。
您的意思您目前应用PDB时序需要14~16ms才被拉高是吗？这样的话933上电还未结束.
user5155135 说：另外我看933的上电时序里如果不能保证PDB的时序需要额外通过I2C主机写入几个寄存器，所以933应该是存在主机和从机切换的情况的。
您说的这里吧：这里的意思是t3（0~16ms）如果不能保证的话，也就是大于16ms，或者先于VDD_n拉高了，需要配置0x27 对正向通道进行重启。
但是我想如果您需要在13ms开始读取EEPROM的话，t3只要小于3ms（13-t0-t1-t2），t0和t2取最大值5ms，t1这里虽然没有给出最大值，但是是可以保证13ms内933上电完成的。 这样主机再对EEPROM进行读取。
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user5155135：
配置0x27 对正向通道进行重启是指通过在车机端通过Serdes链路来配置串行器，还是在模组端通过ISP来配置串行器？
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Kailyn Chen：
ISP是接在解串器这边的吧? 那只能通过模组端ISP来配置串行器。 ISP和解串器是local I2C 通讯，ISP对串行器的配置是通过SER ID映射到解串器中，对SER Alias ID的寻址即为对串行器的配置。
