TI中文支持网Part Number:ADC083000
当前使用FPGA芯片控制ADC083000工作，FPGA输出的时钟是600Mhz，使用DDR模式接收ADC输出的数据。
当前使用的是交流耦合模式。然后通过外部扩展模式（SPI接口）配置ADC083000。当前的状态是，通过SPI接口配置，ADC芯片能进入测试模式。这时FPGA能正确接收到ADC输出的测试数据。但是当模式切回正常的采样模式的时候，FPGA接收到的数据为全FF，且OR一直显示为高。但是此时模拟输入没有加入激励信号。
Amy Luo：
您好，
OR是高电平说明输入超出输入范围了：
lei feng 说：但是此时模拟输入没有加入激励信号。
没有加入激励信号是悬空吗？模拟输入一般不建议悬空，会耦合周围的电磁干扰。
这里建议您将模拟输入端输入有效信号，看是否可以正确采集？
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lei feng：
你好，模拟输入端接有效信号后依然不能正确采集。
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Amy Luo：
此时OR状态是什么？模拟输入信号幅值和频率是什么？可以附上ADC083000 前端输入电路吗？
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lei feng：
你好，输入幅度在200mv左右，频率很低
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lei feng：
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Amy Luo：
“输入幅度在200mv左右”是指上图中QADC_IN_P/QADC_IN_N处的差分幅值吗？还是输入耦合电容之前的电压？VCMO是否接地？
QADC_IN_P/QADC_IN_N是连接的ADC083000 输入管脚VIN+/VIN-吗？
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Amy Luo：
lei feng 说：模拟输入端接有效信号后依然不能正确采集。
不能正确采集具体现象是什么？输出还是全F吗？此时OR状态是什么？
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lei feng：
输出全F，且OR一直为高
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Amy Luo：
请给出下面问题的答复：
Amy Luo 说：
“输入幅度在200mv左右”是指上图中QADC_IN_P/QADC_IN_N处的差分幅值吗？还是输入耦合电容之前的电压？VCMO是否接地？
QADC_IN_P/QADC_IN_N是连接的ADC083000 输入管脚VIN+/VIN-吗？
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lei feng：
问题已解决，但是原因很奇怪。
我们原理图里的Calrun信号接了上拉，把上拉去掉后，ADC就能正常工作了。但是这个信号在数据手册里只是一个output引脚啊。为什么会让芯片无法正常工作呢？
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Amy Luo：
看下面截图描述，Calrun 如果是高电平的话，说明校准还没有完成，那么DCLK就没有输出，Calrun pin 有拉高的时候，DCLK可以正常输出吗？
如果DCLK没有输出，我估计芯片内部有对Calrun pin电平检测机制，外部拉高影响了Calrun pin 电平检测电路的工作，造成没有DCLK输出。
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lei feng：
硬件电路上把calrun拉高了，测试中，DCLK是有时钟输出的。
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Amy Luo：
lei feng 说：但是当模式切回正常的采样模式的时候，FPGA接收到的数据为全FF，且OR一直显示为高。但是此时模拟输入没有加入激励信号。
此时您有没有检测calrun管脚的状态？此时是低电平吗？因为低电平表示校准完成。如果在校准过程中，使用内部模拟开关从内部转换器断开模拟输入信号，且SPI接口不处于有效状态(除了写入校准位以启动校准过程外)
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lei feng：
calrun信号在外部已被强上拉，应该是先低后变高
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Amy Luo：
我的意思是您需要检测calrun信号，等低电平后即校准完成后才能采集模拟输入信号。如果校准没完成，模拟输入是断开的，这可能导致OR是高电平，采集的数据是全FF。
