TMS320F28377S: ePWM停止时引脚的输出状态

在我的应用中，我需要频繁启动和停止epwm，在其他配置不变的情况下，目前是通过将TBCLKSYNC设置为1启动pwm，通过将TBCLKSYNC设置为0停止pwm的输出。

但我发现将TBCLKSYNC设置为0，停止pwm后，引脚输出的状态为高电平或者低电平都有，可能取决于停止的时候输出引脚本身的状态。请问如果想在pwm停止的情况下，引脚的输出为低，有什么方法，谢谢。

Yale Li：

不要通过关时钟来停EPWM，因为关时钟的时候并不能确定计数器计数到什么位置，所以相应的动作也是不确定的。

可以通过AQCSFRC软件置位的方式来持续封波，可以选择持续输出高/低电平，也可以撤销。