DLP4710EVM-LC: DLP4710EVM-LC：PCLK缓冲器疑问

如图所示，在DLP4710EVM-LC的原理图中，外部投图模式（RGB888）的PCLK信号先通过缓冲器做缓冲，然后再输出两路PCLK_M和PCLK_S时钟信号分别进入主从DLPC3479中。

现有疑问：1.加入了时钟缓冲器，导致时钟信号Propagation delay明显加长(手册上显示为0.8~2ns),此delay是否会对信号PDATA的建立时间和保持时间有影响，从而造成像素点错误？

                   2.PCLK,PDATA走线是否需要做阻抗控制？若要做，单端阻抗做多少欧比较合适？

                   以上，谢谢！

Sophie Chen：

因为3479是双芯片系统，为了增加驱动能力设计了buffer，这几个ns并不会对data识别造成太大的影响。阻抗匹配按照影视频信号的标准来就好。