TI中文支持网Part Number:SN65LVELT23Other Parts Discussed in Thread: SN65EPT22
TI工程师：
您好！项目需求将25M时钟信号进行米级传输。具体地，FPGA产生25M时钟信号，经过50Ω/1ns传输线送至LVPECL驱动器SN65EPT22，转为LVPECL差分信号，而后经过1.5mHDMI线缆至另外一块PCB，经sn65lvelt23接收器转为单端时钟信号。
由于接收器器件内部已经通过上下拉电阻实现共模点设置和阻抗匹配，因此差分信号传输路径没经过任何处理。
实测驱动器输入波形和接收器输出波形如下：
可见接收器的输出波形从频率到波形完全混乱。
在贵公司AC-Coupling Between Differential LVPECL, LVDS, HSTL,and CML文档中发现一个参考电路：
与我的接法的区别在于接收器的差分侧有两个150欧姆电阻接地。在我飞线连接如此两个下拉电阻，且将接地点与HDMI线缆屏蔽层直接连接，25M时钟信号被正确传输，且波形质量较好。
综上，有两个问题请教：
1. 差分线上两个下拉电阻的作用是什么，是否是必须的？电阻取值有什么约束或者经验公式？
2. 该下拉电阻的接地点的选取为何同样会影响信号的质量？将接地点与线缆屏蔽层连接以提高信号质量的底层逻辑是什么？
Kailyn Chen：
您好，AC耦合情况下两个下拉150ohm电阻目的是为了偏置LVPECL输出，同时也给直流提供回流路径。
AC耦合，因为加了电容阻碍了直流路径，而输出是有直流偏置电压的，因此是需要加上下拉电阻给直流提供回流路径。
如果发送和接收端是同一电平标准 ，比如如下所示都是ＬＶＰＥＣＬ，其实是可以直接DC耦合的。
关于下拉电阻接地点，事实上只要和其他参考地共地应该就是没问题的。
