TI中文支持网Part Number:TAS2564
当SBCLK=24.576Mhz时，时钟周期是40.69ns。
td(DO-SBCLK)是SBCLK下降沿到SDOUT发出的delay。
当td(DO-SBCLK)=21ns时，Master端的 setup time = 40.69/2-21=-0.655ns 已经完全不能实现了。
是我理解有问题，还是怎么回事，请帮忙解释一下。
Amy Luo：
您好，
DOUT在不同的电容负载CL下会有不同的延迟、上升时间、下降时间，datasheet 给出的是20pF电容负载下的参数，如果您需要的速率比较大，那么在PCB layout时就需要注意避免寄生电容的产生以避免更长时间的延迟。
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Daniel Wu：
td(DO-SBCLK)是DOUT发出时相对BCLK的延迟，跟CL和PCB layout有什么关系？完全是PA自身定义的啊
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Amy Luo：
有一些关系，CL和PCB走线产生的CL会延缓信号的上升沿和下降沿，在对信号幅值定义不变的情况下，CL越大延迟就越大，因此 datasheet 给出了负载条件 即20pF下。
请注意SBCLK可以使用的最大频率是24.57MHZ：
我再确认下是基于什么的考虑定义的这两个参数值
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Daniel Wu：
td(DO-SBCLK) 、CL和PCB走线会同时影响Master端的 setup time，td(DO-SBCLK) 是PA定义的一个绝对的延迟时间。
请回答一下我的问题：当SBCLK=24.576Mhz时，时钟周期是40.69ns。此时如果td(DO-SBCLK)取最大值21ns时，Master端的 setup time = 40.69/2-21=-0.655ns 已经完全不能实现了。
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Amy Luo：
我理解是这样的，我正在确认这一点，请耐心等待我的回复
