TI中文支持网Part Number:AWR2944
Hi
我们正在调试AWR2944 想用LVDS 发送数据 FPGA 接受处理。 但是我看手册上只给出了一个简单的时序图（如下图），其中frame clk 在valid sample data 器件才有效，在接收端我想用这个frame clk 作为串转并后面的并行数据的clk， 但是这样是不是存在第一个解出来的是无效数据（D0前面的数据），并且最后一个有效数据推不出来的问题？是不是我们哪里没理解对？ frame clk 是否可以当作时钟来用
Chris Meng：
你好，
蓝色部分的理解是正确的。
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Fan Wei：
你好，
frame clk 是不是只是指示数据有效的标志，比如当frame clk 收到16’b1111111100000000（加入D0是16bit，单个lane，双lane 可能就是8'b11110000）,说明当前数据是有效数据。 但是串转并后面的 data clk 是不是用bit clk 分频出来的呢
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Chris Meng：
你好，
请参考下面论坛讨论的信息，以及里面的文档。
https://e2e.ti.com/support/sensors-group/sensors/f/sensors-forum/810208/awr1843-lvds-interface-definition/3013389
