TI中文支持网图片中第一排是FPGA收到的SPI使能信号
可以看到一组数据发送结束到下一组数据开始发送的这个时间间隔是不稳定的，请问有什么办法调整这个时间间隔吗？
user6107123：
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user6107123：
好像没法发送图片，问题就是题目中描述中的样子
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Shine：
请点击右下角的"使用高级编辑器编辑文本"插入图片。
请问用的是几线的SPI mode?
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user6107123：
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user6107123：
老师您好，使用的是4线的SPI mode ,图片我重新上传了
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Tony Tang：
你是说SPI_EN（CS）信号的高电平时间有长有短吗？为什么要关注这个呢？对你的应用造成什么样的影响？
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user6107123：
连续传输的时候偶尔会出现过长的高电平，导致接受的FPGA判断错误造成传输错误
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Tony Tang：
如果想优化这个CS间隔，可以考虑采用EDMA方式。
C6678上的SPI没有数据FIFO，没有其它方法来优化CS间隔。
这个过长的高电平，怎么会影响FPGA的判断呢？是它后面数据处理过程，还是接口时序逻辑上判断出问题？
