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SN74AVC4T245芯片OE#上拉电阻阻值

Other Parts Discussed in Thread:SN74AVC4T245

SN74AVC4T245芯片datasheet中,关于OE#管脚上拉有如下描述:To ensure the  high-impedance state during power up or power down, OE should be tied to VCC through a pullup resistor; the minimum value of the resistor is determined by the current-sinking capability of the driver.

请给出OE#上拉电阻的最小推荐值,感谢!

Amy Luo:

您好,
您可以参考下面EVM板,接10 kΩ
www.ti.com.cn/…/sceu011a.pdf
如果在通电期间不关心I/O的状态,可以将OE直接连接到GND。

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Kailyn Chen:

您好,通常来说,如果不确定OE上拉阻值,10Kohm经验值没问题,
如果需要计算最小指的话,使用公式Rpd(min)= VOL / (max current sourcing of driver),比如SN74AVC4T245在Vcc=3V时,Vol(max)=0.7V ,Iol=12mA,那么代入公式Rmin=(3V-0.7V)/12mA=191ohm。

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user6111471:

感谢,受教了

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user6111471:

感谢,受教了

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user6111471:

另外,请教一个问题,电路板A与电路板B通过SN74AVC4T245进行数据线连接,数据线方向均为双向,即inout型。数据线的DIR、OE#由FPGA来控制,两个电路板的先后上电顺序不确定。请问SN74AVC4T245两侧数据线是否需要下拉,以便当FPGA控制某一侧数据线为输入时,该侧输入端有一个固定低电平。详见下图

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user6111471:

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Amy Luo:

数据手册有以下描述
“To ensure the high-impedance state of the outputs during power up or power down, the OE input pin must be tied to VCCA through a pullup resistor and must not be enabled until VCCA and VCCB are fully ramped and stable.”
因此我认为在OE有上拉时, 您上图中标的下拉电阻是不需要的

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user6111471:

在正常工作过程中,oe 和dir 有效时,数据线接下拉电阻,可以使数据线在输入型、但不赋值情况下,该数据线有一个固定电平。如果这些数据线不下拉,则数据线在输入型、不赋值时,输入状态会不会不确定,导致sn74avc4t245存在工作异常风险?

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Amy Luo:

是的,如果输入状态不确定或输入信号上升与下降时间过慢就会有损坏SN74AVC4T245的风险,请查看下面文档的分析:
www.ti.com/…/scba004d.pdf

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user6111471:

多谢

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