TI中文支持网Part Number:ADS1262
有两个问题麻烦帮忙解答一下。
1、ADS1262/ADS1263datasheet,9.4.2节的”conversion latency“中有图
，蓝色框表示了”DRDY“脚高电平持续时间，参数“td(STDR)”是从开始到转换完成用的时间。紧接着有表“Table17”列出了不同数据输出速率下的”conversion Latency td(STDR)“有不同的时间值。我的问题是：这个DRDY高电平持续时间”converstion latency“不就是数据输出速率吗，同一个”DATA RATE“下，比如”4800SPS“，怎么会随着”SINC“阶数的不同而不同呢，那么既然”converstion latency“时间改变了，那么”DATA RATE“不也应该跟着变吗？
2、9.4.7.1节（P68页），讲到了“Read Data Direct”读取模式，“ The data readback operation must be completed 16 fCLK cycles before the next DRDY, or the old data are overwritten with new data.”看完这一节我对该操作模式的理解是，当“DRDY”或者“DOUT/DRDY”脚拉低之后就可以开始读取数据了，但是必须在16个fCLK之内读完，假设时钟选用最大值fCLK=8Mhz，那么16个fCLK就是125us * 16 ≈2us，就是说必须在2us内读完数据，是这个道理吗？我感觉留给读的时间太短了。我原本认为的是，DRDY拉底之后开始读取，只要在下一个DRDY拉底前读完就行了。
Kailyn Chen：
您好，您的这两个问题我这边再看一下芯片的数据手册，然后给您答复。
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user4583488：
大姐，您手册有看吗？希望您能提供帮助
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Kailyn Chen：
您好，抱歉现在回复，首先您使用 的不是我们最新版本的数据手册，所以最新版本的数据手册Figure104对应的是Figure 9-39。Table17对应的是
Table 9-13：https://www.ti.com.cn/lit/ds/symlink/ads1262.pdf
Table 9-13. ADC1 Conversion Latency, td (STDR)表格指的是所有SIINCx滤波器的转换延迟的信息，代表的是以fCLK周期为单位的转换延迟。
事实上还有一个以fCLK周期为单位，转换开始的延迟数据。所以我的理解是，在同一个data rate下，但是针对不同的SINCx，转换延迟是不一样的。
关于第二问，首先这种回读方式只是针对ADC1的，另外，这句话的意思是在下一个DRDY拉低前，必须要完成16个fCLK周期，比如fCLK=8Mhz，那么16个fCLK就是125us * 16 =2ms 不是2us。 低于16个fCLK的话，旧数据会被新数据覆盖，所以我的理解是在下一个DRDY下降沿到来之前，至少16个fCLK周期的时间进行回读。
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user4583488：
fCLK=8MHZ，16个fCLK就是125ns * 16 =2us 。我又重新理解了下9.4.5节（DRDY）脚的描述。应该是这样的：正常读取操作的话，留给读的时间是“1/ data rate”，不正常的读取操作的时候，就是数据转换完毕DRDY脚已经拉低了，喊你来读，你不读，DRDY就会保持拉底一段时间等等你，但是也不能老等你，在下一个转换完毕DRDY又要准备拉低前，会自动将DRDY拉高16个fCLK，给你下最后通牒，告诉你必须在16个fCLK期间内给读完，要是还不读就自动刷新数据。
我觉得这个16fclk应该是这么回事。
